Le Langage Systemverilog - Synthese Et Verification Des Circuits Numeriques Complexes

Systemverilog est l'un des langages de description des circuits numériques les plus récents (2005). il est le premier langage qualifié de hdvl, pour hardware description and verification language. il hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes. Le livre est organisé en quatre parties : Une première exploration rapide permet de découvrir l'ensemble du langage. La seconde partie présente la boite à outils dont se serviront les deux parties suivantes. La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules. La dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet. elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : vmm library (verification methodology manual for systemverilog) et ovm library (open verification methodology). Les exemples du livre ont tous été testés en synthèse et/ou en simulation, suivant le cas. ces exemples sont disponibles en téléchargement sur le site compagnon du livre : www.lelangagesystemverilog.net